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接入型 OTN 标准 DCN 通信 IP 核

专为大容量分布式光传输设备设计。业务板全硬件实现 DCC/GCC 提取与 PPP over HDLC 封装,通过背板以太网透明传输至主控板 CPU,完美支撑全网 OSPF 动态路由与自动化 DCN 组网。
CCSA Compliant PPP over HDLC Backplane Ethernet OSPF Auto-Networking

分布式 DCN 系统架构数据流

Line Card (业务板 1..N)OpticalFramer(SDH/OTN)FPGA DCN IP CoreHDLC EngineBit-stuffing & CRCPPP EncapsulatePPP over HDLCETH MAC / BridgeIP to EthernetSGMII / RMIIDCC/GCCBACKPLANE (ETH BUS)Standard ETH PacketsMain Control Card (主控板 CPU + FPGA)FPGA L2 SwitchPort AggregationMAC Table &VLAN TaggingCPU (Loongson 2k300)Linux TCP/IP Stacketh0, ppp0..pppNOSPF Router(Quagga / FRRouting)Network ManagementNet-SNMP / Vue.js WebRGMII / PCIe

展示了从业务板提取 DCC/GCC,经由 FPGA 硬件封装为 PPP over HDLC,再转换为标准以太网包,最终跨越背板进入主控板 CPU 运行 OSPF 路由与 Net-SNMP 网管协议的全过程。

告别主控 CPU 的“开销中断风暴”

LEGACY CENTRALIZED CPU PROCESSING
Line Card 1..N Raw DCC/GCC
Main CPU (Software HDLC)
100% Load / OSPF Flapping
FPGAplus IP
DISTRIBUTED HARDWARE OFFLOAD
Line Card IP PPP over HDLC
Main CPU (Linux OS)
Zero Load / Native ETH OSPF

对比传统集中式软件解析与 FPGAplus 分布式硬件卸载的系统级性能差异。

核心特性 / Key Features

完美契合 CCSA 标准

严格遵循 CCSA (中国通信标准化协会) 接入型 OTN 设备管控规范。全面支持 SDH D1-D12 字节与 OTN GCC0/1/2 通道硬件提取与注入。

全硬件 PPP over HDLC 引擎

IP 核内置高性能状态机,无需 CPU 干预自动完成透明传输、0x7E 定界、CRC 校验,并直接在底层完成 PPP (RFC 1661) 头部硬件封装解析。

背板以太网无缝桥接

将封装好的 DCN IP 包直接映射为标准以太网 MAC 帧,通过背板 SGMII 轻松跨越机箱,汇聚至主控板的 L2 交换矩阵。

支撑大容量 OSPF 自组网

配合主控 Linux 系统,各光口 DCN 通道虚拟化为独立的 ppp 接口,完美运行 OSPFv2/v3 动态路由协议,实现现网拓扑的毫秒级自动发现与收敛。

国内行业标准 (CCSA / YD/T)

YD/T 2147-XXXX 等接入型 OTN 规范:完美支持管控平面通过 GCC0/GCC1/GCC2 带内通道进行 OSPF 动态路由与网元自动发现。核心逻辑 100% 自主编写,与龙芯 (Loongson) 体系及国产操作系统深度兼容。

国际电联与 IETF 协议

ITU-T G.7712 全面符合 DCN 架构标准。纯硬件级实现 RFC 1661/1662 PPP 封装解析。输出标准以太网包完美支撑 RFC 2328 OSPF 路由。

资源占用 / Resource Utilization

FPGA Family LUTs / Logic Registers BRAM / Note
Xilinx Kintex-7 / Zynq ~ 450 1 (2KB/2KB) Ultra Low
Intel Cyclone V ~ 520 ALMs 1 (M10K) Ultra Low
Gowin / Anlogic (国产) ~ 600 LCs 2 (EBR) Ultra Low

接口定义 / Pinout

Group A
  • dcn_clk Input
  • dcn_rx_data / rx_en Input
  • dcn_tx_data / tx_en Output
Group B
  • eth_tx_clk / rx_clk Input
  • eth_txd[3:0] / tx_en Output
  • eth_rxd[3:0] / rx_dv Input

交付件清单 / Deliverables

Encrypted Netlist (ngc/edif)
SDC Timing Constraints
Verilog RTL Source Code
User Manual (PDF)
Reference Design (Vivado)