L2 Ethernet Switch IP Core
全硬件线速转发的二层以太网交换矩阵。支持 10M/100M/1G/2.5G/10G 多速率混合组网，为工业网关与 PLC 提供非阻塞交换能力。
IEEE 802.1Q
Wire-Speed
IGMP Snooping
QoS
交换架构 (Architecture)
本图展示了 L2 交换机的内部无阻塞交换矩阵。各物理端口的数据流经过统一的地址表查询、VLAN 过滤与 QoS 仲裁后，实现全线速的 Store-and-Forward 或 Cut-through 转发，同时提供 AXI4-Lite 接口供外部 CPU 进行配置与状态监控。
可配置参数 (Configuration)
NUMBER_OF_PORTS2 to 32
MAC_TABLE_SIZE1024 / ... / 8192
VLAN_SUPPORTTRUE / FALSE
QOS_PRIORITY_LEVELS1 / 2 / 4 / 8
本 IP 提供高度参数化的 Verilog 顶层，用户可在综合前修改以下参数，以在资源消耗和功能需求之间取得最佳平衡。
核心特性 / Key Features
可扩展端口 (Scalable Ports)
支持参数化配置端口数量（2 ~ 32 端口）。每个端口可独立配置为 GMII / RGMII / SGMII 接口。
确定性低时延 (Low Latency)
Store-and-Forward 模式下时延 < 3μs。支持 Cut-through 直通模式，进一步降低转发延迟。
流量管理 (Traffic Mgmt)
支持广播风暴抑制（Broadcast Storm Control）与基于端口的速率限制（Rate Limiting）。
地址表管理 (Lookup Table)
支持 1K - 16K MAC 地址表。硬件自动学习与老化（Aging），支持静态地址绑定。
资源占用 / Resource Utilization
| FPGA Family | LUTs / Logic | Registers | BRAM / Note |
|---|---|---|---|
| Xilinx Artix-7 | 6,800 | 5,200 | 12 (36Kb) |
| Xilinx Kintex UltraScale | 6,500 | 5,100 | 12 |
| Intel Cyclone V | 4,100 ALMs | 5,500 | 24 (M10K) |
| Lattice ECP5 | 7,200 | 5,400 | 16 |
交付件清单 / Deliverables
✓ Encrypted Netlist (ngc/edif)
✓ SDC Timing Constraints
✓ Verilog RTL Source Code
✓ User Manual (PDF)
✓ Reference Design (Vivado)