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HDLC Controller IP Core

专为板间管理通信 (Board-to-Board) 设计的高可靠数据链路层控制器。完全遵循 ISO/IEC 3309 协议标准，通过全硬件 RTL 逻辑实现了比特填充、帧校验与时隙映射。仅需 4 个普通 GPIO 即可构建零时延、最高 8Mbps 的全双工底板互联，完美替代传统 MAC+PHY 架构或昂贵的 GTX/SGMII 方案，大幅压缩 BOM 成本。
ISO/IEC 3309 Zero-GTX Bit-Stuffing Multi-Channel

板间管理通信方案对比 (Board-to-Board Management)

TRADITIONAL METHODS (HIGH COST / HIGH POWER) Method 1: Back-to-Back PHY MAC PHY MDI (Analog) PHY MAC BOM Cost ↑ / PCB Area ↑ Method 2: SGMII / 1000Base-X MAC GTX SerDes GTX MAC Power ↑ / Waste High-Speed I/O RECOMMENDED FPGAplus HDLC SOLUTION Line Card CPU/MAC HDLC IP 4x GPIO Up to 8Mbps Main Ctrl Card HDLC IP Switch ✓ Zero PHY Cost ✓ Zero GTX Used ✓ Ultra Reliable

在传统的分布式设备中，业务板与主控板的以太网互联往往面临高成本问题。HDLC IP 核通过最基础的 GPIO 实现了高可靠的数据链路，完美化解了 PHY 芯片成本与高速收发器 (GTX) 资源被过度占用的矛盾。

内部处理流水线 (Internal Pipeline)

Host / FIFO TX Datapath TX FIFO FCS/CRCGenerator ZeroInsertion Flag (0x7E)Insertion RX Datapath FlagDetection ZeroDeletion FCS/CRCChecker RX FIFO 8-bit 8-bit Line I/O (GPIO) TXD RXD

IP 核内部分为独立的发送 (TX) 与接收 (RX) 处理器。CPU 数据通过 8-bit 总线进入 FIFO 后，硬件将自动完成 CRC 计算、比特填充 (连续 5 个 1 插入 0) 以及 0x7E 首尾定界符的插入，最终通过单根 GPIO 串行发送。

HDLC 数据帧结构 (ISO/IEC 3309 Frame Format)

Flag
01111110
8 bits
Address
Optional
8 / 16 bits
Control
Command
8 / 16 bits
Information (Payload)
Bit-Stuffed Data
Variable length (N bits)
FCS
CRC Check
Param bits
Flag
01111110
8 bits

完全符合标准协议，两端由 0x7E 标志包围。用户可自由配置地址段与控制段的含义，数据载荷 (Information) 长度不限，FCS 校验位由硬件自动生成与比对。

多通道架构与 TDM/PCM 映射 (Multi-Channel & DS0 Mapping)

HDLC Core (Multi-Chan) Channel 1 Channel 2 ... CH N TDM PCM Highway (e.g. 2.048 Mbps) TS 0 Sync DS0 1 DS0 2 ...... TS 16 Sig ...... DS0 N

在多通道场景下，IP 核支持将 N 个独立的 HDLC 通道，无缝挂载映射到 TDM PCM 高速公路的特定 DS0 时隙 (Time Slots) 中，非常适合传统 SDH/PDH 设备与现代分组网的融合应用。

核心特性 / Key Features

极简物理层设计 (Zero-PHY & Zero-GTX)

传统分布式通信往往依赖笨重的以太网 PHY 芯片或高功耗的 FPGA GTX 收发器。本 IP 核彻底颠覆这一架构，仅需 4 根标准 GPIO（时钟与数据收发）即可在底板背板上建立高达 8Mbps 的全双工高可靠链路，将硬件 BOM 成本与 PCB 走线复杂度降至最低。

全硬件链路层卸载 (Full L2 Offload)

严格遵循 ISO/IEC 3309 标准，在 FPGA 纯硬件底层完成 OSI 第二层的全部协议封包与解包。CPU 或 MAC 控制器只需将纯载荷 (Payload) 写入 FIFO，IP 核将自动完成帧头/帧尾标志 (0x7E) 的生成与剥离、空闲序列 (Idle) 维持及异常中止 (Abort) 信号的发送，实现真正的“零 CPU 介入”极速转发。

透明传输与自动比特填充 (Bit-Stuffing)

为确保数据载荷中偶然出现的 0x7E (01111110) 不被误判为帧定界符，IP 核内置了极低延迟的比特填充/删除引擎。发送端在串行化时一旦遇到连续 5 个 '1' 即强行插入一个 '0'；接收端在连续 5 个 '1' 后精准剔除多余的 '0'，从而对主机层实现了对任意类型业务数据流的 100% 透明传输。

高阶帧定界与 Flag 共享机制

针对背板管理网的高频密集通信场景，内部状态机 (FSM) 支持标准规定的连续帧共享技术。它能聪明地识别并处理 `011111101111110` 这种重叠序列作为两个背靠背 (Back-to-Back) 数据帧的连接点，极大压缩了帧间隙 (Inter-Frame Gap)，在有限的低速带宽上榨干每一滴通信效能。

灵活的多通道 PCM/TDM 时隙映射

专为复杂电信与工控设备打造。在实例化为多通道 (Multi-channel) 模式时，IP 核可以完美对接传统的 E1 或标准 PCM 高速公路 (如 2.048Mbps TDM 串行总线)。各独立 HDLC 通道的数据可精准映射到由用户参数化指定的 DS0 时隙 (Time Slots) 中，轻松实现新老网络架构的无缝协议融合。

参数化 FCS 校验与安全隔离

通信的可靠性是管理网的生命。发送端内置基于 LFSR 的 CRC 校验序列 (FCS) 生成器，默认支持标准 CRC-CCITT (16-bit)，同时开放任意多项式 (Arbitrary Polynomial) 自定义。接收引擎采用流水线并行校验，一旦检测到误码、短帧或线路 Abort 异常，将立即向主机总线抛出硬件级错误标志 (rx_err) 并丢弃脏帧，确保错误数据绝不污染系统内存。

资源占用 / Resource Utilization

FPGA Family LUTs / Logic Registers BRAM / Note
Xilinx 7-Series < 170 LUTs ~ 120 FF Single Channel (TX+RX)
Intel Cyclone < 170 LEs ~ 120 Reg Single Channel
国产 FPGA < 200 LCs ~ 150 Reg Ultra Low Resource

接口定义 / Pinout

Group A
  • hdlc_tx_clk Line TX Clock (GPIO)
  • hdlc_tx_data Line TX Data (GPIO)
  • hdlc_rx_clk Line RX Clock (GPIO)
  • hdlc_rx_data Line RX Data (GPIO)
  • chan_sel[N:0] TDM Channel Select
Group B
  • sys_clk / rst_n System Clock & Reset
  • tx_data_in[7:0] TX FIFO Data Bus
  • tx_en / tx_rdy TX Handshake Sigs
  • rx_data_out[7:0] RX FIFO Data Bus
  • rx_valid / rx_err RX Status & Abort

交付件清单 / Deliverables

✓ Encrypted Netlist (ngc/edif)
✓ SDC Timing Constraints
✓ Verilog RTL Source Code
✓ User Manual (PDF)
✓ Reference Design (Vivado)