HSR/PRP Redundancy IP Core
支持拓扑 (Topologies)
本图展示了 HSR 环网 (Clause 5) 与 PRP 并行冗余 (Clause 4) 两种典型应用拓扑。在 HSR 模式下，源节点将报文复制并沿环网双向发送，目的节点接收最先到达的帧并硬件丢弃重复帧，实现任意单点或链路故障 0ms 无缝恢复；PRP 模式下，源节点将报文分别发往两个完全隔离的并行网络，确保单一网络整体瘫痪时数据通信依然不受影响。
内部架构 (Block Diagram)
IP 核内部采用纯硬逻辑 (Pure RTL) 实现的 HSR/PRP 卸载引擎 (Offload Engine)。包含独立的 RX (接收端去重) 与 TX (发送端复制) 处理器，并内置深度达 512 项的高速节点转发表 (Node Table)。底层双路 MII/GMII 环网接口与顶层标准 AXI4-Stream 主机接口无缝对接，所有冗余与防环逻辑均在底层完成，对上层应用 CPU 完全透明。
帧结构修改 (Frame Modification)
6 Bytes
6 Bytes
0x892F
6 Bytes
IP 核在全线速状态下硬件自动完成的帧结构封装与剥离过程。对于 HSR 协议，引擎会在源 MAC 地址后自动插入 6 字节的 HSR Tag (以太网类型 0x892F)；对于 PRP 协议，引擎会在 Payload 尾部追加 6 字节的 RCT (冗余控制尾缀)，并自动完成 FCS 校验和的剥离与重新计算，全程不消耗任何 CPU 算力资源。
核心特性 / Key Features
零丢包切换 (Zero Loss)
硬件实现报文复制与去重。当环网断裂或单一链路失效时，无缝切换，数据零丢失。
极低转发时延 (Cut-through)
支持直通转发模式 (Cut-through)，HSR 环内节点转发时延 < 2μs，满足 IEC 61850 实时性要求。
多模式支持
单 IP 可配置为 DANH (HSR终端), DANP (PRP终端) 或 RedBox (冗余盒) 模式。
PTP 时钟同步
内置 IEEE 1588v2 透明时钟 (Transparent Clock)，自动修正驻留时间，支持纳秒级同步。
资源占用 / Resource Utilization
| FPGA Family | LUTs / Logic | Registers | BRAM / Note |
|---|---|---|---|
| Xilinx Artix-7 | 4,250 | 3,800 | 8 (36Kb) |
| Xilinx Zynq-7000 | 4,310 | 3,850 | 8 (36Kb) |
| Xilinx Kintex-7 | 4,100 | 4,100 | 8 (36Kb) |
| 国微 K7 325T | 4,500 | 3,900 | 8 (36Kb) |